ID บทความ: 000083613 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 16/06/2015

การละเมิดเวลาบนอินเทอร์เฟซพันธะของ Cyclone®ของฉันหรือ Arria®การออกแบบคอนโทรลเลอร์หน่วยความจําฮาร์ด DDR3 แบบรวมของ V ถูกต้องหรือไม่

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อเชื่อมตัวควบคุมหน่วยความจําฮาร์ด DDR3 สองตัว Cyclone® V หรือ Arria® V คุณอาจประสบปัญหาการละเมิดเวลาบนอินเทอร์เฟซพันธะ การละเมิดเหล่านี้ถูกต้อง

    ความละเอียด

    วิธีแก้ไขปัญหาชั่วคราวคือการแทรกรีจิสเตอร์ของไปป์ไลน์สําหรับสัญญาณพันธะ

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 10 ผลิตภัณฑ์

    Cyclone® V SE SoC FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้