ID บทความ: 000083559 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

มีปัญหาที่ทราบเกี่ยวกับCycloneและCyclone PLL อุปกรณ์ II ในคู่มืออุปกรณ์ Cyclone และ Cyclone II หรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย จําเป็นต้องรีเซ็ตCycloneและ Cyclone II PLL ทุกครั้งโดยใช้พินการตั้งชุด PLL สูญเสียการล็อก ซึ่งจะช่วยให้มั่นใจได้ว่าจะมีการเก็บรักษาความสัมพันธ์ของเฟสที่เหมาะสมไว้ ระหว่างเอาต์พุต PLLs ข้อความต่อไปนี้จากคู่มือStratixจะ และยังจะถูกเพิ่มเข้าในคู่มือ Cyclone และ Cyclone II แต่ละเล่ม

สัญญาณชุดข้อมูลเป็นอินพุตการรีเซ็ต/การซิงโครไนส์ใหม่สําหรับ PLL แต่ละตัว ควรระบุสัญญาณชุดสัญญาณไว้ทุกครั้งที่ PLL สูญเสียการล็อก รับประกันความสัมพันธ์ของเฟสที่ถูกต้องระหว่างสัญญาณนาฬิกาเอาต์พุต PLL ผู้ใช้ควรมีสัญญาณชุดสัญญาณในการออกแบบหากมีข้อใดข้อหนึ่งต่อไปนี้ เงื่อนไขเป็นจริง:

  • การกําหนดค่า PLL ใหม่หรือการสลับสัญญาณนาฬิกาเปิดใช้งานในการออกแบบ
  • ต้องรักษาความสัมพันธ์แบบเฟสระหว่างนาฬิกาเอาต์พุตหลังจากสูญเสีย ของสภาพการล็อก

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Cyclone® FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้