คำอธิบาย
ใช่ เนื่องจากการเปิดตัวซอฟต์แวร์ Quartus® II เวอร์ชั่น 9.0 โมเดลเวลาสําหรับห่วงโซ่ความล่าช้าของเอาต์พุต DDIO ได้รับการอัปเดตสําหรับอุปกรณ์ Stratix® III ห่วงโซ่ความล่าช้าเหล่านี้ถูกจําลองอย่างไม่ถูกต้องในซอฟต์แวร์ Quartus II เวอร์ชั่น 9.0 และก่อนหน้า โซ่หน่วงเวลาเอาต์พุต DDIO ถูกระบุว่าเป็น "T4 (DDIO_MUX)" ในส่วนสรุป delay chains ของการจัดประเภทการคอมไพล์ซอฟต์แวร์ Quartus II ใหม่ และไม่สามารถตั้งโปรแกรมผู้ใช้ได้ โมเดลการกําหนดเวลาในซอฟต์แวร์ Quartus II เวอร์ชัน 9.0 SP1 ได้รับการอัปเดตเพื่อแก้ไขปัญหานี้แล้ว การอัปเดตนี้จะกําจัดความเป็นไปได้ของความล้มเหลวในการทํางานของฮาร์ดแวร์ในการออกแบบของคุณที่ใช้เอาต์พุตอัตราข้อมูลสองเท่า
ปัญหานี้มีผลต่อการออกแบบ Stratix III ทั้งหมดที่ใช้เอาต์พุตอัตราข้อมูลสองเท่าโดยใช้ALTDDIO_OUT ALTDQ_DQS และฟังก์ชัน ALTMEMPHY หากการออกแบบของคุณใช้งานเมกะฟังก์ชันเหล่านี้ ให้ทําตามขั้นตอนเหล่านี้เพื่อปรับกําหนดเวลากําไรขั้นต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชั่น 9.0 SP1:
นอกจากนี้ หากการออกแบบของคุณใช้อินเทอร์เฟซ DDR3 DIMM หรืออินเทอร์เฟซส่วนประกอบ DDR3 ที่มีการปรับระดับ (ทอโพโลยี daisy-chain สําหรับสัญญาณแอดเดรส/คําสั่ง) โปรดดูโซลูชันที่เกี่ยวข้องด้านล่างสําหรับรายละเอียดเกี่ยวกับการเปลี่ยนแปลงรูปแบบการกําหนดเวลาสําหรับห่วงโซ่ความล่าช้าของการปรับระดับการเขียน