ID บทความ: 000083465 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 17/08/2012

เมื่อใช้โหมดการกําหนดค่า Active Parallel (AP) สามารถตั้งค่าความถี่ DCLK เป็นความถี่คงที่หรือฉันสามารถใช้นาฬิกาภายนอกได้หรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ไม่ โหมดการกําหนดค่า AP ใช้ออสซิลเลเตอร์ภายใน 40MHz สําหรับการกําหนดค่าและไม่สามารถเปลี่ยนหรือไม่สามารถใช้สัญญาณนาฬิกาภายนอกได้

เมื่อใช้โหมดการกําหนดค่า AP ความถี่สูงสุดของ DCLK จะเป็น 40MHz ความถี่ DCLK ทั่วไปคือ 33MHz โดยขั้นต่ําที่ 20MHz

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

Cyclone® IV E FPGA
Cyclone® III FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้