ID บทความ: 000083447 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

คู่มือผู้ใช้: คู่มือผู้ใช้ภายนอกหน่วยความจํา DDR PHY Interface Megafunction (ALTMEMPHY) --> Errata

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

10001846, บทที่ 3 "ข้อมูลจําเพาะ", ตาราง 3-2, เวอร์ชั่น 4.1

 

ข้อมูลจําเพาะการเปลี่ยนเฟสphy_clk_1xได้รับการอัปเดตแล้ว ตารางเอาต์พุต Stratix® III PLL ระบุว่าการเปลี่ยนเฟสของphy_clk_1xออกจากตัวนับ PLL C0 มีการเปลี่ยนเฟสที่ 0 องศา การเปลี่ยนเฟสที่ถูกต้องสําหรับphy_clk_1xที่ใช้งานโดย IP Toolbench คือ 30 องศา

คู่มือผู้ใช้ฉบับใหม่จะมีข้อมูลจําเพาะที่อัปเดตแล้วนี้

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Stratix® III FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้