ปัญหาสำคัญ
เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 18.0 และก่อนหน้า การรับรองสัญญาณ reset_n ในIntel FPGA IP Interlaken (เจนเนอเรชั่น 2) จะไม่รีเซ็ตอุปกรณ์รับส่งสัญญาณที่อยู่ภายในคอร์
ในการแก้ไขปัญหานี้ ให้เชื่อมต่อสัญญาณ reset_n ด้วยตนเองภายในโมดูล ilk_uflex_ext ห่อหุ้มข้อความแบบ Cleartext ที่มีอยู่ในคอร์ IP ดังที่แสดงด้านล่าง:
รหัสเดิม:
uflex_ilk_hard_pcs_xcvr #(
. NUM_LANES (NUM_LANES)
...
)C2_XCVR(
รีเซ็ตคอนโทรลเลอร์
.mm_clk (mm_clk), //75-125 MHz
.reset_n
...
รหัสการแก้ไขปัญหาชั่วคราว:
...
) C2_xcvr (
รีเซ็ตคอนโทรลเลอร์
.mm_clk (mm_clk), //75-125 MHz
.reset_n (reset_n)
...
ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel® Quartus® Prime ในอนาคต