ID บทความ: 000083440 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 25/06/2018

ทําไมตัวรับส่งสัญญาณจึงรีเซ็ตไม่ถูกต้องเมื่อใช้Intel® FPGA IP Interlaken (เจนเนอเรชั่น 2) ใน Intel® Stratix® 10 FPGA

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Interlaken (เจนเนอเรชั่น 2)
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 18.0 และก่อนหน้า การรับรองสัญญาณ reset_n ในIntel FPGA IP Interlaken (เจนเนอเรชั่น 2) จะไม่รีเซ็ตอุปกรณ์รับส่งสัญญาณที่อยู่ภายในคอร์

    ความละเอียด

    ในการแก้ไขปัญหานี้ ให้เชื่อมต่อสัญญาณ reset_n ด้วยตนเองภายในโมดูล ilk_uflex_ext ห่อหุ้มข้อความแบบ Cleartext ที่มีอยู่ในคอร์ IP ดังที่แสดงด้านล่าง:

    รหัสเดิม:

    uflex_ilk_hard_pcs_xcvr #(

    . NUM_LANES (NUM_LANES)

    ...

    )C2_XCVR(

    รีเซ็ตคอนโทรลเลอร์

    .mm_clk (mm_clk), //75-125 MHz

        .reset_n

    ...

    รหัสการแก้ไขปัญหาชั่วคราว:

    ...

    ) C2_xcvr (

    รีเซ็ตคอนโทรลเลอร์

    .mm_clk (mm_clk), //75-125 MHz

        .reset_n (reset_n)

    ...

    ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel® Quartus® Prime ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้