ID บทความ: 000083430 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 05/02/2015

ข้อผิดพลาด (175020): ข้อจํากัดที่ผิดกฎหมายของLVDS_CHANNELที่เป็นส่วนหนึ่งของ Altera LVDS SERDES

สิ่งแวดล้อม

  • ซอฟต์แวร์การออกแบบ Intel® Quartus® Prime
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณจะได้รับข้อผิดพลาดนี้หากคุณใช้Altera LVDS SERDES IP ในโหมด Rx-CDR โดยมีข้อจํากัดพินบางอย่างในอุปกรณ์ Arria® 10 และ Cyclone® 10 GX

    สามารถวาง IP LVDS SERDES Alteraในโหมด Rx-CDR ได้เฉพาะบนช่องหมายเลขเฉพาะเท่านั้น

    ความละเอียด

    หากต้องการระบุว่าพินใดอาจถูกใช้ในโหมด Rx-CDR โปรดดู ที่คอลัมน์ช่องสัญญาณ Tx/Rx เฉพาะของอุปกรณ์ของคุณในไฟล์พินเอาต์ ใช้ได้เฉพาะคู่พินที่มีตัวเลขคู่เท่านั้น  ตัวอย่างเช่น อาจไม่ใช้LVDS2K_1 และไม่สามารถใช้งานได้LVDS2K_2

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 GT FPGA
    Intel® Arria® 10 SX SoC FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA
    Intel® Cyclone® 10 GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้