ID บทความ: 000083268 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 27/09/2011

การทดสอบการสาธิตอาจล้มเหลวสําหรับรูปแบบ RapidIO บางอย่าง

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    รูปแบบ RapidIO ที่ใช้Avalonอินพุต/เอาต์พุต-MM โมดูลเลเยอร์แบบลอจิคัลหลักหรือ Slave และตั้งเป้าหมายStratix IV GX หรือArriaการจําลองความล้มเหลวของอุปกรณ์ II GX ด้วยข้อความแสดงข้อผิดพลาดที่ระบุ สัญญาณดังกล่าวไม่มีค่าที่คาดไว้ ปัญหาเกิดจาก พารามิเตอร์ RTL ที่ไม่มีการเริ่มต้นในโมเดลการจําลองการทํางาน IP

    รูปแบบ RapidIO เหล่านี้ไม่สามารถจําลองได้สําเร็จด้วย การทดสอบการสาธิต

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ ให้สร้างการจําลองการทํางานของ IP ของคุณใหม่ รุ่นที่มี quartus_map ตัวเลือก SIMGEN_RAND_POWERUP_FFS=OFFบรรทัดคําสั่ง

    สคริปต์ต่อไปนี้จะให้คําสั่งนี้สําหรับ DUT และ RIO ที่ใส่ไว้บนตัวทดสอบสําหรับกรณี RapidIO MegaCore รูปแบบฟังก์ชันที่สร้างอินสแตนซ์โมดูลทั้งหมด เมื่อต้องการใช้เพื่อสร้างใหม่ โมเดลการจําลองการทํางาน IP ของคุณ อัปเดตชื่อไฟล์สําหรับของคุณ รูปแบบต่างๆ ปรับเปลี่ยนคําสั่งด้วยอุปกรณ์และ HDL ที่ถูกต้อง และลบบรรทัดที่อ้างอิงโมดูลที่รูปแบบของคุณทํา ไม่รวมถึง

    เรียกใช้สคริปต์หรือป้อนคําสั่งที่เกี่ยวข้องใน ไดเรกทอรีที่มีไฟล์ต้นฉบับทั้งหมด

    #!/bin/sh #Modify the following lines with the correct device and HDL information. #Parameter CBX_HDL_LANGUAGE=Verilog or VHDL #Parameter --family is one of {stratixiv, arriaiigx, cycloneiv, arriagx, stratixiigx}. #Regenerate the IP functional simulation model for the DUT: quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWER_UP_FFS=OFF" --family=stratixiv --source="./rio_rio.v" --source="./rio_riophy_gxb.v" --source="./rio_phy_mnt.v" --source="./rio_riophy_xcvr.v" --source="./rio_riophy_dcore.v" --source="./rio_riophy_reset.v" --source="./rio_concentrator.v" --source="./rio_drbell.v" --source="./rio_io_master.v" --source="./rio_io_slave.v" --source="./rio_maintenance.v" --source="./rio_reg_mnt.v" --source="./rio_transport.v" rio.v #Regenerate the IP Functional Simulation Model for SISTER cp rio_rio_sister.v rio_sister_rio.v cp rio_riophy_gxb_sister.v rio_sister_riophy_gxb.v quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF" --family=stratixiv --source="./rio_sister_rio.v" --source="./rio_sister_riophy_gxb.v" --source="./rio_phy_mnt_sister.v" --source="./rio_riophy_xcvr_sister.v" --source="./rio_riophy_dcore_sister.v" --source="./rio_riophy_reset_sister.v" --source="./rio_concentrator_sister.v" --source="./rio_drbell_sister.v" --source="./rio_io_master_sister.v" --source="./rio_io_slave_sister.v" --source="./rio_maintenance_sister.v" --source="./rio_reg_mnt_sister.v" --source="./rio_transport_sister.v" rio_sister_rio.v

    ปัญหานี้จะได้รับการแก้ไขใน RapidIO เวอร์ชั่นในอนาคต ฟังก์ชัน MegaCore

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Arria® II FPGA
    Stratix® IV FPGA
    Arria® II GX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้