ID บทความ: 000083248 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 10/12/2012

ข้อผิดพลาด (180000): PLL เศษส่วนกําลังพยายามชดเชยแผนผังนาฬิกา LVDS หลายรายการ แต่สามารถชดเชยได้สําหรับแผนผังนาฬิกา LVDS เดียวเท่านั้น (กระทบ 1 ตําแหน่ง)

สิ่งแวดล้อม

  • ซอฟต์แวร์ Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณจะเห็นข้อความแสดงข้อผิดพลาดนี้เมื่อพยายามใช้ PLL ธนาคารด้านข้างเพื่อขับเคลื่อนนาฬิกา ALTLVDS ที่แบงค์ด้านบนหรือด้านล่างในตระกูลอุปกรณ์ที่รองรับ SERDES แหล่งการซิงโครไนซ์ที่ด้านบนและด้านล่างเท่านั้น

    หากต้องการขับเคลื่อนช่องสัญญาณ SERDES แหล่งแบงค์ที่ด้านบนหรือด้านล่างคุณต้องใช้ PLL บนขอบเดียวกันของอุปกรณ์เป็นพิน LVDS I/O

    ความละเอียด

    นี่เป็นอุปกรณ์ที่ไม่พอดี การออกแบบล้มเหลวในการเผยแพร่ข้อจํากัดที่ pll เศษส่วนที่จํากัดโดยผู้ใช้ไปยัง FRACTIONALPLL_X0_Y46_N0 เนื่องจากตําแหน่งที่ตั้งนี้ไม่ขับเคลื่อน LVDS
    โดยปกติแล้ว แผนผังนาฬิกา LVDS จะทํางานข้ามขอบด้านบนและด้านล่าง

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้