ข้อผิดพลาด (180000): PLL เศษส่วนกําลังพยายามชดเชยแผนผังนาฬิกา LVDS...

สิ่งแวดล้อม

ID บัก: 2205791428

Quartus Edition

ซอฟต์แวร์ Intel® Quartus® II

ค้นพบเวอร์ชัน: No plan to fix แก้ไขเวอร์ชัน: No plan to fix

คำอธิบาย

คุณจะเห็นข้อความแสดงข้อผิดพลาดนี้เมื่อพยายามใช้ PLL ธนาคารด้านข้างเพื่อขับเคลื่อนนาฬิกา ALTLVDS ที่แบงค์ด้านบนหรือด้านล่างในตระกูลอุปกรณ์ที่รองรับ SERDES แหล่งการซิงโครไนซ์ที่ด้านบนและด้านล่างเท่านั้น

หากต้องการขับเคลื่อนช่องสัญญาณ SERDES แหล่งแบงค์ที่ด้านบนหรือด้านล่างคุณต้องใช้ PLL บนขอบเดียวกันของอุปกรณ์เป็นพิน LVDS I/O

ความละเอียด

นี่เป็นอุปกรณ์ที่ไม่พอดี การออกแบบล้มเหลวในการเผยแพร่ข้อจํากัดที่ pll เศษส่วนที่จํากัดโดยผู้ใช้ไปยัง FRACTIONALPLL_X0_Y46_N0 เนื่องจากตําแหน่งที่ตั้งนี้ไม่ขับเคลื่อน LVDS
โดยปกติแล้ว แผนผังนาฬิกา LVDS จะทํางานข้ามขอบด้านบนและด้านล่าง

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Stratix® V E FPGA

Cyclone® V SE SoC FPGA

Cyclone® V SX SoC FPGA

Cyclone® V GT FPGA

Stratix® V GX FPGA

Cyclone® V GX FPGA

Stratix® V GT FPGA

Stratix® V GS FPGA

Arria® V GZ FPGA

Arria® V SX SoC FPGA

Cyclone® V ST SoC FPGA

Arria® V ST SoC FPGA

Arria® V GX FPGA

Arria® V GT FPGA

Cyclone® V E FPGA

เลือกภาษาของคุณ

การใช้การค้นหา Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

การค้นหาขั้นสูง

ค้นหาเฉพาะใน

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์