ID บทความ: 000083194 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 14/08/2018

ทําไม Intel® Arria® 10 PCIe* Hard IP ไม่สามารถตั้งค่าบิตการล็อกรูปแบบเมื่อได้รับรูปแบบการปฏิบัติตามกฎระเบียบที่แก้ไขในระหว่างสถานะ LTSSM=Polling Compliance

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Intel® Arria® 10 Cyclone® 10 Hard IP สำหรับ PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ตามข้อมูลจําเพาะ PCIe* เมื่อ PCIe* RootPort หรือ EndPoint อยู่ในสถานะการปฏิบัติตามกฎการสํารวจ LTSSM ควรตั้งค่าบิตการล็อกรูปแบบในข้อมูลที่ส่งเมื่อได้รับรูปแบบการปฏิบัติตามกฎระเบียบที่แก้ไขและล็อกเป็นรูปแบบ

    เนื่องจากข้อบกพร่องใน Intel® Arria® 10 PCIe* Hard IP จะไม่มีการล็อกรูปแบบการปฏิบัติตามกฎระเบียบที่แก้ไข  Intel® Arria® 10 PCIe* Hard IP ต้องใช้รูปแบบข้อมูล4a_bc_b5_bc {K28.5, D10.2, K28.5, D21.5 } เป็นหนึ่งในลําดับต่อไปนี้:

    1. bc_4a_b5_bc {K28.5, D10.2, D21.5, K28.5 }

    2. bc_bc_4a_b5 {K28.5, K28.5, D10.2, D21.5 }

    3. b5_bc_bc_4a {D21.5, K28.5, K28.5, D10.2 }

    4. 4a_b5_bc_bc {D10.2, D21.5, K28.5, K28.5 }

    ความละเอียด

    ไม่มีวิธีแก้ไขปัญหาสําหรับปัญหานี้ แอปพลิเคชันผู้ใช้ควรตระหนักถึงข้อจํากัดและดูแลสถานการณ์นี้

    ปัญหานี้จะไม่ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA
    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 GT FPGA
    Intel® Arria® 10 SX SoC FPGA
    Intel® Cyclone® 10 GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้