ID บทความ: 000083184 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/11/2011

การออกแบบสัญญาณนาฬิกาแบบไร้ข้อจํากัดในStratix V พร้อมตัวรับส่งสัญญาณ GXB และตัวรับส่งสัญญาณ Megafunction Controller การกําหนดค่าใหม่

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
    อีเธอร์เน็ต
BUILT IN - ARTICLE INTRO SECOND COMPONENT

ปัญหาสำคัญ

คำอธิบาย

เมื่อคุณเรียกใช้งานการวิเคราะห์เวลาเต็มรูปแบบบนการออกแบบ Stratix V ที่มีบล็อกตัวรับส่งสัญญาณ GXB และการกําหนดค่าตัวรับส่งสัญญาณใหม่ คอนโทรลเลอร์เมกะฟังก์ชัน ตัววิเคราะห์เวลา TimeQuest จะรายงานว่า นาฬิกาที่ไม่มีข้อจํากัด รายงานเวลาจะแสดงรายการต่อไปนี้:

alt_xcvr_arbiter:pif[0].pif_arb|grant[0] was determined to be a clk but was found wt/o an associated clock assignment

ปัญหานี้มีผลต่อการออกแบบ Stratix V ที่มีตัวรับส่งสัญญาณ GXB คอนโทรลเลอร์การกําหนดค่าใหม่สําหรับบล็อกและตัวรับส่งสัญญาณ

ความละเอียด

ไม่มีวิธีแก้ไขปัญหา ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคต ของฟังก์ชัน MegaCore ของอีเธอร์เน็ตความเร็วสามเท่า

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Stratix® V FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้