ID บทความ: 000083130 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 14/06/2016

เหตุใดการฝึกอบรมการเชื่อมต่อ PCI Express จึงล้มเหลวเป็นระยะๆ

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากข้อบกพร่อง คุณอาจเห็นการฝึกฝนการเชื่อมต่อล้มเหลวกับ Hard IP สําหรับ PCI Express® IP Core เนื่องจากการส่ง TS1 ที่เสียหาย

รอบสถานะ Hard IP Core LTSSM ระหว่างสถานะ Detect และ Polling.Config เนื่องจาก TS1s ที่เสียหาย พาร์ทเนอร์ลิงก์สามารถดําเนินการต่อไปยังสถานะ Polling.Active ได้เท่านั้น ทําให้การฝึกอบรมลิงก์ล้มเหลว

ความละเอียด

ปรับเปลี่ยน IP เพื่อใช้ Soft reset controller โปรดดูโซลูชันที่เกี่ยวข้องด้านล่าง:

ปัญหานี้ได้รับการแก้ไขใน v13.1.2 และใหม่กว่าของซอฟต์แวร์ Quartus® II

บทความที่เกี่ยวข้อง

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 8 ผลิตภัณฑ์

Arria® V GT FPGA
Arria® V ST SoC FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Cyclone® V GX FPGA
Arria® V GX FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้