ID บทความ: 000083020 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 29/05/2015

ทําไมการจําลองของการออกแบบตัวอย่าง IP JESD204B ล้มเหลวเมื่อเปิดใช้งาน Soft PCS

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • JESD
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาที่ทราบในซอฟต์แวร์ Quartus® II เวอร์ชั่น 15.0 การจําลองการออกแบบตัวอย่าง IP JESD204B อาจล้มเหลวพร้อมข้อความต่อไปนี้หากสร้างในโหมด Soft PCS :

    # Pattern Checker: ไม่พบข้อมูลที่ถูกต้อง!
    # JESD204B Tx Core: พบข้อผิดพลาดของลิงก์ Tx!
    # JESD204B Rx Core: OK!
    # TESTBENCH_FAILED: ซิมล้มเหลว!

    ความล้มเหลวนี้เกิดขึ้นเนื่องจากการตั้งค่าPMA_WIDTHใน ATX PLL ถูกตั้งค่าไม่ถูกต้องสําหรับการออกแบบตัวอย่างโหมด Soft PCS


     

    ความละเอียด หากต้องการแก้ไขปัญหานี้ ให้เปลี่ยนการตั้งค่าPMA_WIDTHในสคริปต์ gen_ed_sim_*.tcl จาก 20 เป็น 40 และเรียกใช้สคริปต์อีกครั้ง

    ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Intel® Arria® 10 GT FPGA
    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 SX SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้