ปัญหาสำคัญ
ปัญหานี้มีผลต่อผลิตภัณฑ์ DDR2, DDR3, QDR II, และ RLDRAM II
ข้อความแสดงข้อผิดพลาดที่คล้ายกับข้อความต่อไปนี้อาจเกิดขึ้นขณะเรียกใช้งาน การจําลองแบบหลังพอดีของการออกแบบ VHDL:
# ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(32614):
(vcom-1136) Unknown identifier "test_mode".
# ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(32615):
(vcom-1136) Unknown identifier "use_duty_cycle_correction".
# ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(71612):
(vcom-1035) Formal port "clkin" has OPEN or no actual associated
with it.
# ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(183112):
(vcom-1136) Unknown identifier "test_mode".
# ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(183113):
(vcom-1136) Unknown identifier "use_duty_cycle_correction".
# ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(225095):
(vcom-1136) Unknown identifier "test_mode".
# ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(225096):
(vcom-1136) Unknown identifier "use_duty_cycle_correction".
# ** Error: //example_project/simulation/modelsim/myDDR3_example.vho(237040):
VHDL Compiler exiting.
วิธีแก้ไขปัญหาสําหรับปัญหานี้คือการปรับเปลี่ยน netlist ที่พอดีกับโพสต์ ดัง:
- เปิดไฟล์ netlist ที่พอดีกับโพสต์ .vho in บรรณาธิการข้อความ
- ค้นหาและลบการประกาศพารามิเตอร์ต่อไปนี้ สําหรับ stratixv_leveling_delay_chain:
test_mode => "false"
use_duty_cycle_correction => "false"�
- ต่อสายดินกับ
clkinพอร์ตของstratixv_pll_dll_output:
clkin => "0000"
- ต่อสายดินกับ
tdoutapพอร์ตของstratixv_jtag:
tdoutap -> ‘0’
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคต