ID บทความ: 000082999 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 24/11/2011

ทอโพโลยี DDR2 ที่ไม่ได้ปรับระดับล้มเหลวในการกําหนดเวลาด้วยอุปกรณ์ Stratix V สําหรับคอนโทรลเลอร์ DDR2 และ DDR3 SDRAM ที่มี UniPHY

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ทอโพโลยีแบบไม่ปรับระดับไม่สามารถใช้งานได้กับโปรโตคอล DDR2 การกําหนดเป้าหมายอุปกรณ์ Stratix V.

    ความละเอียด

    ไม่มีวิธีแก้ไขปัญหาสําหรับปัญหานี้

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® V FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้