ปัญหาสำคัญ
ปัญหานี้มีผลต่อผลิตภัณฑ์ DDR3
เนื่องจากโมเดลการกําหนดเวลาที่ไม่ใช่ขั้นสุดท้าย ที่อยู่และคําสั่งเมื่อเทียบกับ ความสัมพันธ์ของนาฬิกา CK และ DQS เทียบกับความสัมพันธ์ของนาฬิกา CK สามารถล้มเหลวในการตรวจสอบรูปแบบเวลาสําหรับการกําหนดเป้าหมายการออกแบบ DDR3 ในอัตราไตรมาส อุปกรณ์ Arria V การออกแบบที่เกิดขึ้นอาจพิสูจน์ได้ว่าไม่แข็งแกร่ง ในฮาร์ดแวร์
วิธีแก้ปัญหาสําหรับการออกแบบที่พิสูจน์แล้วว่าไม่มีประสิทธิภาพ ฮาร์ดแวร์คือการเพิ่มข้อจํากัดด้านเวลาต่อไปนี้ให้กับ SDC แฟ้ม:
set_clock_uncertainty -from [get_clocks ]
-to [get_clocks ] -add -setup 0.400
set_clock_uncertainty -from [get_clocks ]
-to [get_clocks ] -add -hold -0.400
ข้อจํากัดด้านเวลาเพิ่มเติมจะทําให้การออกแบบมีประสิทธิภาพมากขึ้น ในขอบเขตที่กว้างขึ้นของขนาดที่พอดี อย่างไรก็ตาม การวิเคราะห์เวลาจะ ยังคงรายงานที่อยู่และคําสั่งเทียบกับนาฬิกา CK และ DQS เมื่อเทียบกับ ความสัมพันธ์ของนาฬิกา CK ล้มเหลว ข้อจํากัดด้านเวลาเพิ่มเติม จะไม่ได้ผลกับทุกเมล็ดที่เหมาะสม
ปัญหานี้จะได้รับการแก้ไขในรุ่นในอนาคต