ID บทความ: 000082954 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 08/02/2018

ทําไมการออกแบบตัวอย่าง Intel® Stratix® 10 PCIe* ของฉันไม่สามารถระบุได้

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Avalon-ST Intel® Stratix® 10 Hard IP สำหรับ PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหากับซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 17.1 การออกแบบตัวอย่างแบบไดนามิกที่สร้างขึ้นจาก Platform Designer หรือแคตตาล็อก IP ขาดการกําหนดตําแหน่งพินบางรายการ ผลที่ตามมาคือการออกแบบเหล่านี้อาจล้มเหลวในการแจงนับ ซึ่งอาจส่งผลให้การถือครอง LTSSM ที่สถานะ Detect หรือการวนไปมาระหว่างรัฐการตรวจจับและโพลลิง
     

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้กําหนดสัญญาณtest_inไปยังพินเสมือนและกําหนดอินพุต npor ให้กับพินซึ่งเป็นค่าเริ่มต้นไปยังสถานะสูง (true)

    • การมอบหมายtest_inจะเก็บแยกสัญญาณทั้งหมดเหล่านั้นไว้ ซึ่งจะทําให้ IP PCIe* ไม่สามารถเข้าสู่โหมดการทดสอบได้
    • การเชื่อมต่อ npor กับอินพุตสูงจะป้องกันไม่ให้ npor ถูกมั่นใจและการรีเซ็ต IP PCIe*  บนชุดพัฒนา GX Intel® Stratix® 10 คุณสามารถเชื่อมต่อ npor กับพิน B20 ซึ่งเป็นแรงผลักดันของผู้ใช้ด้วยการดึง

    คุณสามารถทําการบ้านเหล่านี้ได้ใน ตัวแก้ไขการมอบหมาย หรือแก้ไขไฟล์ .qsf โดยตรงเพื่อเพิ่มบรรทัดเหล่านี้:

    set_instance_assignment -name VIRTUAL_PIN ON -to hip_ctrl_test_in -pcie_example_designนิติบุคคล

    set_location_assignment PIN_B20 -to pcie_rstn_npor

    ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel® Quartus® Prime ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้