ID บทความ: 000082952 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 05/12/2018

ทําไม Ethernet 10G MAC Intel® FPGA IPเอาต์พุตอินเทอร์เฟซ XGMII ของข้อมูลไม่กี่ไบต์สุดท้ายที่มีสถานะไม่ทราบในการจําลอง

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    IP เอฟพีจีเอ Intel® Ethernet 10G MAC
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

คุณอาจพบปัญหาข้างต้นหากสัญญาณ csr_reset ของ Ethernet 10G MAC Intel® FPGA IPไม่เปิดปิดอีกครั้งหลังจากเริ่มการจําลอง

ความละเอียด

ในการแก้ไขปัญหานี้ ต้องสลับ สัญญาณcsr_reset หนึ่งครั้งในช่วงเริ่มต้นของการจําลอง

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 6 ผลิตภัณฑ์

Cyclone® IV FPGA
Cyclone® V FPGA และ SoC FPGA
Arria® V FPGA และ SoC FPGA
Stratix® IV FPGA
Stratix® V FPGA
Arria® II FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้