ทําไม Intel® Hard IP สําหรับ PCI Express* ในการกําหนดค่า Gen3 จึงเปลี่ยนจากสถานะ L0 LTSSM เป็นสถานะการกู้คืนเป็นระยะๆ แล้วกลับมาอีกครั้ง

Intel® Gen3 Hard IP สําหรับอินสแตนซ์ PCI* Express อาจเปลี่ยนจาก L0 เป็นการกู้คืนและกลับมาอีกครั้งหากได้รับ(RX) Physical Coding Sublayer (PCS) รับข้อมูลที่มีรูปแบบเดียวกันกับ SKP หรือ SKP END  ตัวซิงโครไนซ์บล็อก PCS จะตีความเหล่านี้ว่าเป็นชุดคําสั่ง SKP ที่ถูกต้องและปรับแนวข้อมูลใหม่ ซึ่งส่งผลให้ขอบเขตของบล็อกข้อมูลเสียหาย  ซึ่งจะไม่ทําให้ข้อมูลสูญหายเนื่องจากข้อมูลที่ได้รับผลกระทบจะถูกส่งซ้ําหลังจาก LTSSM กลับสู่สถานะ L0

รายละเอียดของเหตุการณ์นี้บนอินเทอร์เฟซ PIPE มีดังนี้:
·         PIPE rxdata ของเลนที่ได้รับผลกระทบตรงกับรูปแบบข้อมูล SKP (AAAAAAAA, AAAAAAA) หรือรูปแบบ SKP END (AAAAAAA, XXXXXE1)
·         สัญญาณ PIPE rxvalid ของ lane de-asserts ที่ได้รับจนกว่าเหตุการณ์การกู้คืน LTSSM จะสิ้นสุดลง
·         สัญญาณ PIPE rxstatus ของเลนที่ได้รับผลกระทบจะรายงาน 3'b100 (ข้อผิดพลาดในการถอดรหัสหรือข้อผิดพลาดที่แตกต่าง)

เป็นเรื่องยากที่ข้อมูลที่ถูกรบกวนจะตรงกับรูปแบบ SKP หรือรูปแบบ SKP END อย่างแท้จริง   บางระบบอาจเห็นสิ่งนี้เกิดขึ้นทุกๆ สองสามชั่วโมง ปัญหานี้มีผลประมาทต่อแบนด์วิดท์ลิงก์

ไม่มีการแก้ไขปัญหาหรือแก้ไขปัญหานี้ตามกําหนดการ ไม่ต้องดําเนินการใดๆ