ID บทความ: 000082674 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 25/09/2018

เมื่อใช้ E-tile Hard IP สําหรับIntel® FPGA IPอีเธอร์เน็ตในโหมด 10G/25G ทําไมจึงรายงานอัตราสัญญาณนาฬิกาo_clk_rec_div66และo_clk_pll_div66อย่างไม่ถูกต้องระหว่างการวิเคราะห์เวลา

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® 25G Ethernet
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหากับซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น Pro 18.0.1 และก่อนหน้า ความถี่สัญญาณนาฬิกาเอาต์พุตของ E-tile Hard IP สําหรับIntel® FPGA IPอีเธอร์เน็ตในโหมด 10G/25G, มีการรายงานสัญญาณo_clk_rec_div66และo_clk_pll_div66อย่างไม่ถูกต้องในการวิเคราะห์เวลา ความถี่ที่ถูกต้องสําหรับo_clk_rec_div66คือ 156.25MHz และo_clk_pll_div66คือ 390.625MHz

    ความละเอียด

    ไม่มีวิธีแก้ไขปัญหาสําหรับปัญหานี้

    ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นขึ้นในซอฟต์แวร์ Intel® Quartus® Prime Pro เวอร์ชั่น 18.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 TX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้