ปัญหาสำคัญ
เนื่องจากปัญหากับซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น Pro 18.0.1 และก่อนหน้า ความถี่สัญญาณนาฬิกาเอาต์พุตของ E-tile Hard IP สําหรับIntel® FPGA IPอีเธอร์เน็ตในโหมด 10G/25G, มีการรายงานสัญญาณo_clk_rec_div66และo_clk_pll_div66อย่างไม่ถูกต้องในการวิเคราะห์เวลา ความถี่ที่ถูกต้องสําหรับo_clk_rec_div66คือ 156.25MHz และo_clk_pll_div66คือ 390.625MHz
ไม่มีวิธีแก้ไขปัญหาสําหรับปัญหานี้
ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นขึ้นในซอฟต์แวร์ Intel® Quartus® Prime Pro เวอร์ชั่น 18.1