ID บทความ: 000082358 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

มีปัญหาที่ทราบเกี่ยวกับตารางการเชื่อมต่อเครือข่ายนาฬิกาทั่วโลกในบท PLL ของคู่มืออุปกรณ์ Cyclone II หรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ตารางที่ 79 ของบท PLL ของคู่มืออุปกรณ์ Cyclone II มีการกําหนดหมายเลข LVDSCLK ไม่ถูกต้อง

การแมปที่ถูกต้องระหว่างพิน CLK(x) และ LVDSCLK(x)p/n ตามที่แสดงไว้ด้านล่าง:


CLK0, LVDSCLK0p
CLK1, LVDSCLK0n
CLK2, LVDSCLK1p
CLK3, LVDSCLK1n
CLK4, LVDSCLK2p
CLK5, LVDSCLK2n
CLK6, LVDSCLK3p
CLK7, LVDSCLK3n
CLK8, LVDSCLK4n
CLK9, LVDSCLK4p
CLK10, LVDSCLK5n
CLK11, LVDSCLK5p
CLK12, LVDSCLK6n
CLK13, LVDSCLK6p
CLK14, LVDSCLK7n
CLK15, LVDSCLK7p

ซึ่งจะได้รับการแก้ไขในคู่มืออุปกรณ์ Cyclone II ในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Cyclone® II FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้