ID บทความ: 000082322 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 20/02/2017

ข้อจํากัด SDC ถูกละเลยเมื่อใช้ LE เป็นอุปกรณ์จัดเก็บข้อมูลกับ DCFIFO IP Core

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เมื่อคุณใช้คอร์ DCFIFO IP และเลือก LE เป็นการปรับใช้อุปกรณ์จัดเก็บข้อมูล เทมเพลตข้อจํากัดการออกแบบ Synopsys ที่สร้างขึ้นโดยอัตโนมัติ (SDC) ไม่ถูกต้อง SDC ข้อจํากัดจะถูกละเลยและการออกแบบไม่ได้รับข้อจํากัดอย่างถูกต้อง

    ซึ่งจะส่งผลต่อคอร์ DCFIFO IP เมื่อคุณเลือก LE เป็นอุปกรณ์จัดเก็บข้อมูล การปรับใช้

    ความละเอียด

    ปรับเปลี่ยนเทมเพลต SDC ที่สร้างขึ้นด้วย graycounter ที่เกี่ยวข้อง และ การตั้งชื่อตัวทําซิงโครไนซ์

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้