ปัญหาสำคัญ
เมื่อใช้ 25G Ethernet FPGA IP สําหรับอุปกรณ์ Intel® Arria® 10 หรือ Intel® Stratix® 10 เครื่องหมายการจัดวาง RS-FEC เสริมไม่สอดคล้องกับเวอร์ชันสุดท้ายของข้อมูลจําเพาะ
การทํางานระดับย่อย 25G - 50G Spec 3.2.1.1.2 25G PCS สําหรับลิงก์ที่ใช้ RS-FEC ระบุว่าเครื่องหมาย Alignment ควรเป็น:
[256] = 0
[255:0] ='{
0xC1 0x68 0x21 0x33 0x3E 0x97 0xDE 0xCC // AM0 (PCS Lane 0)
0xF0, 0xC4, 0xE6, 0x33, 0x0F, 0x3B, 0x19, 0xCC, // AM1 (PCS Lane 1)
0xC5 0x65 0x9B 0x33 0x3A 0x9A 0x64 0xCC // AM2 (PCS Lane 2)
0xA2 0x79 0x3D 0x33 0x5D 0x86 0xC2 0xCC}; AM3 (PCS เลน 3)
IP อีเธอร์เน็ต 25G ส่ง:
[256] = 1
[255:0] ='{
0xC1 0x68 0x21 0x33 0x3E 0x97 0xDE 0xCC // AM0 (PCS Lane 0)
0xF0 0xC4 0xE6 0x00 0x0F 0x3B 0x19 0xFF // AM1 (PCS Lane 1)
0xC5 0x65 0x9B 0x00 0x3A 0x9A 0x64 0xFF // AM2 (PCS Lane 2)
0xA2 0x79 0x3D 0x00 0x5D 0x86 0xC2 0xFF}; AM3 (PCS เลน 3)
เครื่องหมายการจัดแนว AM1, AM2 และ AM3 ใช้ค่า BIP3 และ BIP7 ที่ไม่ถูกต้องของ0x00และ0xFF ควรใช้0x33และ0xCCเป็น AM0
ตามที่ระบุไว้ในคู่มือผู้ใช้ นี่เป็นเพราะ 25G Ethernet IP ที่สอดคล้องกับร่าง 1.6 เวอร์ชันของข้อมูลจําเพาะอีเธอร์เน็ต 25G & 50G
ไม่มีวิธีแก้ไขปัญหานี้
ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นในเวอร์ชั่น 19.1 ของซอฟต์แวร์การออกแบบ Intel® Quartus® Prime