ID บทความ: 000082190 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 21/08/2012

ทําไม PCI Express ไปยัง DDR2 สําหรับการออกแบบอ้างอิง Arria® II GX ที่ Intel ให้มาไม่สําเร็จ

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ข้อผิดพลาดต่อไปนี้อาจปรากฏขึ้นระหว่างขั้นตอนพอดีเมื่อคอมไพล์ PCIe เป็น DDR2 สําหรับArria® การออกแบบอ้างอิง II GX:

ข้อผิดพลาด (176623): แหล่งที่มาที่ขับเคลื่อนพอร์ตต่อไปนี้ต้องเหมือนกัน

ข้อผิดพลาด (176624): แหล่งที่มาของ top_example_chaining_pipen1b_ddr:core|ddr2_sodimm_x64:ddr2_sodimm_x64_inst|ddr2_sodimm_x64_controller_phy:ddr2_sodimm_x64_controller_phy_inst|ddr2_sodimm_x64_phy:ddr2_sodimm_x64_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy:ddr2_sodimm_x64_phy_alt_mem_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy_seq_wrapper: seq_wrapper|ddr2_sodimm_x64_phy_alt_mem_phy_seq:seq_inst|seq_mem_clk_disable ขับเคลื่อนพอร์ต SRESET บน atom top_example_chaining_pipen1b_ddr:core|ddr2_sodimm_x64:ddr2_sodimm_x64_inst|ddr2_sodimm_x64_controller_phy:ddr2_sodimm_x64_controller_phy_inst|ddr2_sodimm_x64_phy:ddr2_sodimm_x64_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy: ddr2_sodimm_x64_phy_alt_mem_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy_clk_reset:clk| DDR_CLK_OUT[0].mem_clk_ddio

ข้อผิดพลาด (176624): Source GND drives port SRESET บน atom top_example_chaining_pipen1b_ddr:core|ddr2_sodimm_x64:ddr2_sodimm_x64_inst|ddr2_sodimm_x64_controller_phy:ddr2_sodimm_x64_controller_phy_inst|ddr2_sodimm_x64_phy:ddr2_sodimm_x64_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy:ddr2_sodimm_x64_phy_alt_mem_phy_inst|ddr2_sodimm_x64_phy_alt_mem_phy_clk_reset: clk|ddio_mimic

ปัญหานี้มีอยู่ใน Intel® Quartus® ซอฟต์แวร์และ IP เวอร์ชัน 10.1 ขึ้นไป

ความละเอียด

ในการแก้ไขข้อผิดพลาด คุณต้องแก้ไขไฟล์ ddr2_sodium_x64_phy_alt_mem_phy.v

ค้นหาสัญญาณ "sreset" ในโมดูลarriaii_ddio_inการสร้างอินสแตนซ์:

เปลี่ยน:

arriaii_ddio_in ddio_mimic(
    .datain     (fb_clk),
    .clk        (measure_clk_2x),
    .clkn       (),
    translate_offของ synopsys
    .devclrn(),
    .devpor(),
   translate_onของ synopsys
    .ena        (1\'b1),
    .areset     (1\'b0),
    .sreset     (1\'b0),
    .regoutlo   (),
    .regouthi   (mimic_data_2x),
    .dfflo      ()
);

ถึง

arriaii_ddio_in ddio_mimic(
    .datain     (fb_clk),
    .clk        (measure_clk_2x),
    .clkn       (),
    translate_offของ synopsys
    .devclrn(),
    .devpor(),
   translate_onของ synopsys
    .ena        (1\'b1),
    .areset     (1\'b0),
    .sreset     (seq_clk_disable || ctrl_clk_disable[1])
    .regoutlo   (),
    .regouthi   (mimic_data_2x),
    .dfflo      ()
);

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Arria® II GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้