ID บทความ: 000082097 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/06/2018

ทําไมคู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® Arria® 10 10GBASE-R และไฟล์การทดสอบการจําลองจึงแสดงที่อยู่ออฟเซ็ต Tx/Rx SC FIFO ที่ไม่ถูกต้อง

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Ethernet 10G MAC ความหน่วงแฝงต่ำ
  • IP เอฟพีจีเอ Intel® 1G 2.5G 5G 10G Multi-rate Ethernet PHY
  • IP เอฟพีจีเอ Intel® 10GBASE-R PHY
  • IP เอฟพีจีเอ Intel® Arria® 10 1G 10GbE และ 10GBASE-KR PHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหากับตัวอย่างการออกแบบ Intel® Arria® 10 10GBASE-R ที่อยู่ชดเชยแผนที่ลงทะเบียนสําหรับ RX SC FIFO คือ 9400h และ TX SC FIFO คือ 9600h

    อย่างไรก็ตาม ใน "คู่มือผู้ใช้ตัวอย่างการออกแบบ IP Intel Arria 10 FPGA IP ความหน่วงแฝงต่ํา" (ug-20016) ที่อยู่ชดเชยสําหรับ RX SC FIFO คือ D400h และ TX SC FIFO คือ D600h

     

     

    ความละเอียด

    ที่อยู่ออฟเซ็ตแผนที่ลงทะเบียนของตัวอย่างการลงทะเบียน 10GBASE-R สําหรับ TX SC FIFO และ RX SC FIFO จะได้รับการแก้ไขเพื่อให้ตรงกับที่อยู่ออฟเซ็ตแผนที่ลงทะเบียนในคู่มือผู้ใช้ตัวอย่างการออกแบบ ug-20016

    ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคตของซอฟต์แวร์ Intel® Quartus® Prime

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้