ID บทความ: 000082008 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 17/11/2014

มีความแตกต่างในลักษณะการทํางานระหว่างการจําลอง RTL และฮาร์ดแวร์เมื่อใช้การกําหนดค่าใหม่แบบไดนามิก Rx CDR PLL โดยใช้วิธีการเขียนโดยตรงของอุปกรณ์ Stratix® V หรือไม่

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • IP เอฟพีจีเอ Intel® PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ได้ คุณอาจเห็นความแตกต่างในลักษณะการทํางานระหว่างการจําลอง RTL และฮาร์ดแวร์เมื่อใช้การกําหนดค่าใหม่ Rx CDR PLL แบบไดนามิก โดยใช้วิธีการเขียนโดยตรงในอุปกรณ์ Stratix® V

    ความละเอียด

    สําหรับการจําลอง RTL คุณสามารถเขียนความแตกต่างในไฟล์ MIF โดยใช้วิธีการเขียนโดยตรง สําหรับฮาร์ดแวร์ จะต้องเขียนแฟ้ม Rx CDR PLL MIF ทั้งหมด

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V FPGA
    Stratix® V GS FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้