คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.0 SP1 พร้อม patch 1.dp5 คุณจะสังเกตเห็นข้อความเตือนบางอย่างระหว่าง Fitterstage ของการคอมไพล์และปัญหารายงาน DDR ภายในตัววิเคราะห์เวลา TimeQuest เมื่อตรงตามเกณฑ์ต่อไปนี้:
derive_pll_clocksถูกเรียกว่าในไฟล์ Synopsys Design Constraint (.sdc) หลังจากไฟล์ .sdc ที่สร้างขึ้นด้วยเมกะฟังก์ชันที่ใช้ UniPHY- คอนโทลเลอร์หน่วยความจํา DDR2 หรือ DDR3 ที่ใช้ UniPHY ที่ใช้กับช่วงความถี่ต่อไปนี้:
|
อุปกรณ์ |
ความถี่หน่วยความจํา (MHz) |
|---|---|
|
® Cyclone V E/GX/GT |
250 <= f <= 400 |
|
® Arria V GX/GT | 250 <= f < 450 |
คําเตือนต่อไปนี้อาจปรากฏขึ้นระหว่างการวิเคราะห์เวลาแบบคงที่โดยใช้ตัววิเคราะห์เวลา TimeQuest:
Warning (332088): No paths exist between clock target "<variation name>|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk" of clock "<variation name>|altera_pll_i|general[0].gpll_afi_clk" and its clock source. Assuming zero source clock latency.
ความละเอียด
หากต้องการแก้ไขปัญหานี้ ให้ดาวน์โหลดและติดตั้งโปรแกรมแก้ไขด้านล่าง ต้องติดตั้งซอฟต์แวร์ Quartus II เวอร์ชัน 13.0 SP1 patch 1.dp5 เพื่อให้โปรแกรมแก้ไขด้านล่างทํางานได้อย่างถูกต้อง
- ดาวน์โหลดเวอร์ชัน 13.0 SP1 patch 1.dp5l สําหรับ Windows (.exe)
- ดาวน์โหลดเวอร์ชัน 13.0 SP1 patch 1.dp5l สําหรับ Linux (.run)
- ดาวน์โหลด Readme สําหรับซอฟต์แวร์ Quartus II เวอร์ชัน 13.0 SP1 patch 1.dp5l (.txt)
ต้องสร้าง IP EMIF ใหม่และรวบรวมการออกแบบใหม่หลังจากติดตั้งโปรแกรมแก้ไขข้างต้นสําเร็จแล้ว
ปัญหานี้จะได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต