ID บทความ: 000081957 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/03/2019

ทําไมrx_digitalresetและสัญญาณtx_digitalresetของ 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IP core ไม่สามารถเชื่อมต่อกับคอนโทรลเลอร์รีเซ็ต PHY ตัวรับส่งสัญญาณIntel® FPGA IPใน Platform Designer

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® 1G 2.5G 5G 10G Multi-rate Ethernet PHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหากับซอฟต์แวร์ Intel® Quartus® Prime ทําให้ 1G/2.5G/5G/10G Multi-rate Ethernet PHY Intel® FPGA IPมีประเภทอินเตอร์เฟซที่ไม่ถูกต้องสําหรับสัญญาณrx_digitalreset และ tx_digitalreset ดังนั้นคุณจึงไม่สามารถเชื่อมต่อสองสัญญาณกับตัวรับส่งสัญญาณINTEL FPGA IPคอนโทรลเลอร์รีเซ็ต PHY ใน Platform Designer ประเภทอินเตอร์เฟซที่ถูกต้องสําหรับสัญญาณrx_digitalreset และ tx_digitalreset คือการรีเซ็ตท่อไม่

    ความละเอียด

    ส่งออกสัญญาณ rx_digitalreset และ tx_digitalreset จาก Platfrom Designer และเชื่อมต่อด้วยตนเองที่ระดับการถ่ายโอนการลงทะเบียน (RTL) ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 18.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA
    Arria® V FPGA และ SoC FPGA
    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้