ได้ คุณสามารถแก้ไขทิศทางของ DCLK ในซีรีส์ Cyclone®, ซีรี่ส์ Stratix® (เริ่มต้นด้วยอุปกรณ์ Stratix II) และอุปกรณ์ GX ซีรีส์ Arria®ไฟล์ BSDL เพื่อให้คุณสามารถควบคุมได้ในระหว่างการสแกนขอบเขต
ทิศทางของ DCLK ขึ้นอยู่กับโหมดการกําหนดค่าของFPGA โหมดการกําหนดค่าจะถูกกําหนดโดยพิน MSEL ของ FPGA ซึ่งมีตัวอย่างเมื่อ nCONFIG สูง ไม่ว่าจะเป็นที่การเปิดเครื่องหรือในระหว่างการกําหนดค่าใหม่
ในโหมด PS/FPP DCLK เป็นอินพุต ในโหมด AS DCLK เป็นเอาต์พุต ตามค่าเริ่มต้นแล้ว ในไฟล์ BSDL ของเรา DCLK จะถูกกําหนดเป็นอินพุต
หากทํางานในโหมด AS คุณสามารถแก้ไขไฟล์ BSDL เช่น DCLK เป็นแบบสองทิศทางเพื่อให้สามารถควบคุมได้ระหว่างการสแกนแบบ boundary หากจําเป็น
โดยเปลี่ยนโหมด DCLK จากบิตเป็นบิตต่อบิต:
DCLK : บิตขาเข้า
แล้วแก้ไขบรรทัด DCLK ดังที่แสดงในตัวอย่างด้านล่าง (หมายเลขพินและกลุ่ม BSC จะแตกต่างกันไปขึ้นอยู่กับอุปกรณ์ที่คุณกําลังใช้งาน):
เปลี่ยนจาก
--BSC group 177 สําหรับพินอินพุตเฉพาะตระกูล H4
"531 (BC_4, DCLK, อินพุต, X)," &
"532 (BC_4, *, ภายใน, X), " &
"533 (BC_4, *, ภายใน, X), " &
ถึง
--BSC group 177 สําหรับพิน Bidir เฉพาะตระกูล H4
"531 (BC_1, DCLK, อินพุต, X)," &
"532 (BC_1, *, การควบคุม, 1)," &
"533 (BC_1, DCLK, output3, X, 532, 1, Z),"