ID บทความ: 000081579 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 09/01/2012

คํานิยามของ fixedclk ไม่ถูกต้องสําหรับ PHY IP Core สําหรับ PCI Express (PIPE)

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    คํานิยามของfixclkในเวอร์ชัน 11.1 ใน PHY บทที่ IP Core สําหรับ PCI Express (PIPE) ของตัวรับส่งสัญญาณ คู่มือผู้ใช้ PHY IP Core ระบุว่าต้องเชื่อมต่อ ไปยังแหล่งสัญญาณนาฬิกาที่แยกกันและทํางานได้ฟรี อย่างไรก็ตาม สิ่งนี้จะแยกออกจากกัน นาฬิกาเป็นสิ่งที่ไม่จําเป็น คุณสามารถได้fixedclkมาจากpll_ref_clk

    ความละเอียด

    ไม่จําเป็นต้องแก้ไขปัญหาใดๆ ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 12.0 ของตัวรับส่งสัญญาณ คู่มือผู้ใช้ PHY IP Core

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® V FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้