ID บทความ: 000081471 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 04/03/2013

ข้อผิดพลาดภายใน: ระบบย่อย: TIS_RC, ไฟล์: /quartus/tsm/tis/tis_physical_timing_av_ffpll.cpp, บรรทัด: 584

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.0 ขึ้นไป คุณอาจเห็นข้อผิดพลาดนี้ระหว่าง Fitter หากการออกแบบของคุณมุ่งเป้าไปที่การออกแบบ FPGA Stratix® V ที่มี Intel® FPGA IP PLL พร้อมสัญญาณนาฬิกาเอาต์พุตที่ไม่ได้เชื่อมต่อ

    ความละเอียด

    ในการแก้ไขปัญหานี้ ให้เชื่อมต่อสัญญาณนาฬิกาเอาต์พุตลูป (PLL) ของเฟสเข้ากับตรรกะที่คุณต้องการหรือลบออกจากการสร้างอินสแตนซ์ของ Intel® FPGA IP PLL

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.1.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V E FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้