ID บทความ: 000081447 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 05/09/2012

ทําไมจึงไม่ปฏิบัติตามข้อกําหนดการกําหนดเวลาอินพุต PCI ในStratix®หรือการออกแบบ Stratix GX ของฉัน

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ด้วย PCI Compiler 3.2.0 และ Quartus® II 4.1 ในบางครั้ง คุณอาจเห็นการออกแบบ PCI ล้มเหลวตามข้อกําหนดการกําหนดเวลาการป้อนข้อมูลเป็นครั้งคราวเมื่อกําหนดเป้าหมายStratixหรืออุปกรณ์ GX Stratix สําหรับการทํางาน PCI 66 MHz สัญญาณอินพุต PCI ต้องเป็นไปตามข้อกําหนดการตั้งค่าอินพุต (tsu) ที่ 3 ns และข้อกําหนดการถือครอง (th) ที่ 0 ns สําหรับการทํางาน 33 MHz PCI สัญญาณอินพุต PCI ต้องเป็นไปตามข้อกําหนดของ Tsu ที่ 7 ns และข้อกําหนดที่ 0 ns ความล้มเหลวในการตั้งค่าอินพุตส่งผลต่อการออกแบบที่ต้องใช้การทํางาน 66 MHz เท่านั้น ความล้มเหลวในการระงับอาจส่งผลกระทบต่อการออกแบบที่ต้องใช้การทํางาน 66 MHz หรือการทํางาน 33 MHz ความล้มเหลวเกิดขึ้นเมื่อมีสัญญาณอินพุต PCI (เช่น trdyn) ควบคุมการลงทะเบียนเอาต์พุต PCI (เช่น AD) ผ่านลอจิกสองระดับ (LEs สองตัว) หากต้องการรับสแล็กสูงสุดบน tsu Quartus II ต้องวาง LEs ทั้งสองไว้ใน Logic Array Block (LAB) ใกล้กับการลงทะเบียนเอาต์พุต Quartus II วางตรรกะไว้ที่ตําแหน่งที่ถูกต้อง 99% ของเวลา (การวิเคราะห์นี้มาพร้อมกับคอร์ด้วยตัวเอง) ความล้มเหลว 1% เป็นการสุ่มอย่างแท้จริง โดยทั่วไปแล้ว คุณจะเห็นเส้นทาง 1 หรือ 2 เส้นทางที่ไม่สามารถปฏิบัติตามข้อกําหนดของ TSU ได้ ค่าส่วนต่างความล้มเหลวของ tsu มักจะอยู่ในช่วง 50 ps ถึง 500 ps สําหรับความล้มเหลวที่หนึ่ง คุณจะเห็นพาธหลายพาธล้มเหลวตามข้อกําหนด

เพื่อให้ตรงตามเวลา ให้ทําตามขั้นตอนต่อไปนี้:

  1. ใช้ไฟล์ข้อจํากัดที่ให้มาAltera®

    ตรวจสอบให้แน่ใจว่าคุณกําลังใช้ไฟล์ข้อจํากัดที่ให้มาAlteraอย่างถูกต้อง สําหรับข้อมูลเพิ่มเติม โปรดดู ภาคผนวก B ของคู่มือผู้ใช้ PCI Compiler ฉบับแก้ไข 3.2.0

  2. เปลี่ยนข้อมูล Quartus II Fitter

    โดยทั่วไปการเปลี่ยนข้อมูลเริ่มต้นที่เหมาะสมจะแก้ไขปัญหาความล้มเหลวด้านเวลาส่วนใหญ่และเป็นโซลูชันที่แนะนําสําหรับการแก้ไขความล้มเหลวในการกําหนดเวลาการป้อนข้อมูล การเปลี่ยนข้อมูลเริ่มต้นมีผลต่อการปรับตั้งค่าการจัดวางเริ่มต้น และมักจะทําให้เกิดผลลัพธ์ที่เหมาะสมที่แตกต่างกัน Quartus II Fitter ใช้ข้อมูลเริ่มต้นในการปรับตั้งค่าตําแหน่งเริ่มต้นเมื่อพยายามปรับข้อกําหนดการกําหนดเวลาของการออกแบบให้เหมาะสมที่สุด เนื่องจากแต่ละค่าของข้อมูลเริ่มต้นจะส่งผลให้มีขนาดที่ค่อนข้างแตกต่างกัน คุณจึงสามารถลองใช้หลายๆ ข้อมูลเริ่มต้นของการจัดวางจะถูกควบคุมโดยการตั้งค่าเริ่มต้นบนหน้า การตั้งค่าที่เหมาะสม ของกล่องโต้ตอบ การตั้งค่า (เมนูงาน) ตามค่าเริ่มต้น Quartus II Fitter จะใช้ข้อมูลเริ่มต้นที่ 1 คุณสามารถระบุค่าจํานวนเต็มไม่ลบอื่นใดเป็นค่าเริ่มต้นได้ สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการเปลี่ยนแปลงการคัดเลือก โปรดดู คู่มือ Quartus II หรือ ความช่วยเหลือออนไลน์ Quartus II

    การเปลี่ยนแปลงข้อมูลเริ่มต้นอาจหรือไม่อาจสร้างความเหมาะสมได้ดีกว่า ดังนั้นคุณอาจจําเป็นต้องลองใช้เมล็ดที่แตกต่างกันเพื่อให้คุณมีความเหมาะสมมากขึ้น เมื่อการออกแบบตรงตามเวลาแล้ว คุณสามารถล็อกข้อมูลเริ่มต้นได้ อย่างไรก็ตาม การเปลี่ยนแปลงใดๆ ในการออกแบบหลังจากการเริ่มต้นถูกล็อกอาจส่งผลให้เกิดความล้มเหลวอีกครั้ง คุณยังสามารถใช้ Altera Design Space Explorer (DSE) เพื่อล้างพารามิเตอร์โฟลว์ที่ซับซ้อน รวมถึงข้อมูลเริ่มต้นในซอฟต์แวร์ Quartus II เพื่อเพิ่มประสิทธิภาพการออกแบบ สําหรับข้อมูลเพิ่มเติมเกี่ยวกับ DSE โปรดดู คู่มือ Quartus II หรือ ความช่วยเหลือออนไลน์ Quartus II เอกสารที่เหลือจะมีตัวเลือกอื่นๆ ที่ผู้ใช้สามารถลองแก้ไขปัญหาการกําหนดเวลาอินพุตได้ Alteraแนะนําให้ลองใช้ตัวเลือกเหล่านี้เฉพาะเมื่อเปลี่ยนข้อมูลเริ่มต้นไม่สามารถแก้ปัญหาได้

  3. ระบุข้อกําหนด tsu ที่เข้มงวดยิ่งขึ้น

    สําหรับความล้มเหลวของ tsu คุณสามารถระบุข้อกําหนด tsu ที่จํากัดบนอินพุต PCI ที่ล้มเหลว ตัวอย่างเช่น หากพาธ tsu ที่ล้มเหลวมาจากสัญญาณ PCI Trdyn เปลี่ยนข้อกําหนดของ tsu สําหรับสัญญาณนี้เป็น 2.9 ns แทนที่จะเป็น 3.0 ns ข้อกําหนดของ tsu สามารถเปลี่ยนแปลงได้โดยการเลือกหมวดหมู่เวลาในหน้าผู้แก้ไขการมอบหมาย (เมนูการบ้าน) และปรับเปลี่ยนข้อกําหนด tsu สําหรับสัญญาณ trdyn

  4. เพิ่มความล่าช้าในการป้อนข้อมูลเพื่อตอบสนองข้อกําหนดด้านเวลา

    อุปกรณ์ Stratix IOE มาพร้อมกับความล่าช้าที่สามารถตั้งโปรแกรมได้ซึ่งสามารถเปิดใช้งานได้เพื่อให้มั่นใจได้ว่าจะไม่มีเวลาถือครอง สําหรับข้อมูลเพิ่มเติมเกี่ยวกับความล่าช้าที่สามารถตั้งโปรแกรมได้ โปรดดู คู่มือStratix ตามค่าเริ่มต้น Quartus II จะไม่รวมความล่าช้าในการป้อนข้อมูลใดๆ ตัวเลือกลอจิก Quartus II เพื่อเพิ่มความหน่วงของการป้อนข้อมูลเรียกว่า "ลดการหน่วงเวลาอินพุตไปยังเซลล์ภายใน" และต้องตั้งค่าเป็น "ใหญ่" การบ้านนี้สามารถทําได้โดยใช้ตัวแก้ไขการมอบหมายและเลือกหมวดหมู่ตัวเลือกลอจิก ต้องระบุการบ้านลอจิกนี้จากสัญญาณอินพุต PCI ไปยังการลงทะเบียนภายในคอร์ หรือสามารถกําหนดตัวเลือกลอจิกนี้ได้โดยตรงภายใน ไฟล์ QSF ตัวอย่างต่อไปนี้แสดงการกําหนดค่าที่ทําจากสัญญาณอินพุต PCI irdyn ไปยังการลงทะเบียนภายในคอร์ pci_mt32

    set_instance_assignment -name STRATIX_DECREASE_INPUT_DELAY_TO_INTERNAL_CELLS 
    
       LARGE -from irdyn -to "pci_mt32:pci_mt32_inst\|pcimt32_t:trg\|LR_PXFR_r1"
    
    

  5. ใช้ LogicLock™ สําหรับความล้มเหลวของ tsu

    แนะนําให้ใช้ LogicLock สําหรับผู้ใช้ที่มีประสบการณ์เท่านั้นเนื่องจากขั้นตอนอาจมีความซับซ้อน ตามที่อธิบายไว้ก่อนหน้านี้ความล้มเหลวของ tsu เกิดขึ้นเมื่อมีสัญญาณอินพุต PCI (เช่น trdyn) ควบคุมการลงทะเบียนเอาต์พุต PCI (เช่น AD) ผ่านลอจิกสองระดับ (LEs สองตัว) เพื่อให้ตรงตามเวลา คุณสามารถสร้างภูมิภาค LogicLock แบบคงที่และวาง LE 2 ตัวในแล็ปใกล้กับการลงทะเบียนเอาต์พุต สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการใช้ LogicLock โปรดดูเอกสาร Quartus II

  6. ใช้ LogicLock สําหรับความล้มเหลวที่หนึ่ง

    เพื่อให้ตรงตามข้อกําหนดที่หนึ่ง ผู้ใช้สามารถสร้างภูมิภาค LogicLock เพื่อย้ายการลงทะเบียนอินพุตออกจากพินอินพุต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

เอฟพีจีเอ Stratix®
เอฟพีจีเอ Stratix® GX

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้