ID บทความ: 000081340 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 08/10/2012

คําเตือนที่สําคัญ: เอาต์พุตสัญญาณนาฬิกา PLL <pll instance="" name="">การให้อาหารคอร์มีความถี่เอาต์พุตที่ผิดกฎหมาย -0.1 MHz ที่ต้องมีค่าน้อยกว่า <frequency in="" mhz=""></frequency></pll>

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณอาจเห็นคําเตือนที่สําคัญนี้เมื่อใช้การเรียงต่อกันของตัวนับ PLL ในเมกะฟังก์ชัน ALTPLL  การเรียงต่อตัวนับ PLL ช่วยให้สามารถลอสเกตเอาต์พุต PLL สองตัวเพื่อเพิ่มค่าตัวแบ่งที่เป็นไปได้  สัญญาณนาฬิกาเอาต์พุตที่ได้อาจมีความถี่ต่ํามาก

    เนื่องจากข้อบกพร่องในซอฟต์แวร์ Quartus® II คําเตือนที่สําคัญนี้จะเกิดขึ้นโดยไม่ได้ตั้งใจ  คุณสามารถละเลยคําเตือนนี้

    ความละเอียด

    ตรวจสอบความถี่เอาต์พุตสัญญาณนาฬิกา PLL ที่ตรงกับข้อกําหนดการออกแบบของคุณโดยดูที่ส่วน การใช้ PLL ของรายงานการคอมไพล์

    ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 13 ผลิตภัณฑ์

    Arria® II GX FPGA
    อุปกรณ์ HardCopy™ III ASIC
    อุปกรณ์ HardCopy™ IV E ASIC
    อุปกรณ์ HardCopy™ IV GX ASIC
    Stratix® III FPGA
    Stratix® IV E FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Cyclone® III FPGA
    Cyclone® III LS FPGA
    Cyclone® IV E FPGA
    Cyclone® IV GX FPGA
    Arria® II GZ FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้