คุณสามารถมีคุณสมบัติตรงตามข้อกําหนดการสอบเทียบอุปกรณ์ Stratix® V และ Arria® V GZ ATX PLL ที่ต้องมีการแสดงสัญญาณนาฬิกาอ้างอิงตัวรับส่งสัญญาณเมื่อเริ่มต้นการกําหนดค่าอุปกรณ์โดยการเขียนโปรแกรมหน่วยความจําถาวรแบบครั้งเดียว (OTP) ของอุปกรณ์สังเคราะห์สัญญาณนาฬิกาที่มีความถี่อ้างอิงตัวรับส่งสัญญาณเริ่มต้น
ทั้งนี้ขึ้นอยู่กับการออกแบบต้นนาฬิกา สัญญาณนาฬิกาอ้างอิงจะมีให้บริการในช่วงเริ่มต้น FPGAของการปรับตั้งค่าและการปรับเทียบตัวรับส่งสัญญาณทั้งนี้ขึ้นอยู่กับการออกแบบของต้นนาฬิกา คุณอาจยังสามารถตั้งโปรแกรมสังเคราะห์สัญญาณนาฬิกาใหม่สําหรับความถี่ที่ต่างกันระหว่างโหมดผู้ใช้FPGA (per perge) ได้ ขึ้นอยู่กับอุปกรณ์สังเคราะห์สัญญาณนาฬิกาที่คุณกําลังใช้งานอยู่
ความถี่สัญญาณนาฬิกาอ้างอิงตัวรับส่งสัญญาณเริ่มต้นที่สร้างขึ้นโดยอุปกรณ์สังเคราะห์สัญญาณนาฬิกาต้องตรงกับความถี่เริ่มต้นที่ IP ตัวรับส่งสัญญาณอุปกรณ์FPGAคาดไว้