ID บทความ: 000081272 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 29/10/2014

ทําไมสัญญาณ CPL_ERR ไม่สลับบิตสถานะข้อผิดพลาดที่เหมาะสมในการลงทะเบียน Configuration Space

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • IP เอฟพีจีเอ Intel® Avalon-MM Arria® V Hard IP สำหรับ PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาเกี่ยวกับ Altera® Hard IP สําหรับ PCI Express® ในอุปกรณ์ Arria® V และ Cyclone® V การสลับสัญญาณ cpl_err จะไม่บันทึกข้อผิดพลาดในการลงทะเบียนสถานะข้อผิดพลาด ปัญหานี้มีผลต่อสัญญาณ cpl_err[*] ทั้งหมด แต่ไม่ส่งผลต่อสัญญาณ cpl_err_func

    ความละเอียด

    ลอจิก Application Layer ต้องทําการเขียน LMI ไปยังรีจิสเตอร์ข้อผิดพลาดที่เหมาะสม และสร้าง TLP ที่เหมาะสมเพื่อแก้ไขปัญหาที่อธิบายไว้ ดูตาราง 2-29 ค่าสถานะการเสร็จสิ้นในข้อมูลจําเพาะ PCI Express Base 3.0

    ปัญหานี้ไม่ได้รับการกําหนดเวลาให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® II ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 7 ผลิตภัณฑ์

    Cyclone® V GT FPGA
    Arria® V GT FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Cyclone® V GX FPGA
    Arria® V GX FPGA
    Cyclone® V SE SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้