ID บทความ: 000081250 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 18/11/2014

ทําไมตัวเลือกพินแสดง PCIe Hard Interface ในเครื่องมือวางแผนพินสําหรับอุปกรณ์ Cyclone V GX (5CGXFC5C6U19A7) ที่เน้น PIN R16 (nPERST0) สําหรับ PCIe Hard IP ที่อยู่ในธนาคารตัวรับส่งสัญญาณด้านล่าง

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.1 อัปเดต 4 และใหม่กว่า "แสดงพิน PCIe Hard Interface" สําหรับ Cyclone® V GX (5CGXFC5C6U19A7) แสดง PIN R16 (nPERSTL0) ไม่ถูกต้องเนื่องจากมีความเกี่ยวข้องกับ PCIe® Hard IP ที่อยู่ในธนาคารตัวรับส่งสัญญาณด้านล่าง

    ความละเอียด

    ตําแหน่งพินที่ถูกต้องสําหรับ Hard IP ที่อยู่ในธนาคารตัวรับส่งสัญญาณด้านล่างคือ PIN R17 (nPERSTL1)

    ขณะนี้ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Cyclone® V GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้