ID บทความ: 000081248 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/12/2015

ทําไมประสิทธิภาพของคอนโทรลเลอร์หน่วยความจําฮาร์ด Cyclone® V และ Arria® V จึงต่ํากว่าที่คาดไว้สําหรับการออกแบบพอร์ตเดียว

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

Multi-Port Front End (MPFE) ที่ใช้กับ Hard Memory Controller สําหรับอุปกรณ์ Arria® V และ Cyclone® V ประกอบด้วยอนุญาโตตุลาการที่ช่วยให้สามารถปรับสมดุลการโหลดในหลายๆ พอร์ตได้ นอกจากนี้ MPFE จะให้สิทธิ์เข้าถึงพอร์ตอื่นเสมอหลังจากที่ให้บริการพอร์ตเสร็จสิ้น

ลักษณะการทํางานนี้หมายความว่าเมื่อ MPFE รับการรับส่งข้อมูลบนพอร์ตเดียวเท่านั้น เนื่องจากไม่มีพอร์ตอื่นใดที่มีธุรกรรมที่ค้างอยู่ หรือเนื่องจากรูปแบบพอร์ตเดียวตัวควบคุมจะใช้การเขียนใน 5 รอบนาฬิกาแทนที่จะเป็น 4 รอบสัญญาณนาฬิกา การอ่านจะไม่ได้รับผลกระทบ

ลักษณะการทํางานนี้อาจพบได้ในการกําหนดค่า MPFE แบบหลายพอร์ต

 

 

 

 

ความละเอียด

ไม่มีวิธีแก้ไขปัญหาสําหรับลักษณะการทํางานนี้

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 11 ผลิตภัณฑ์

Arria® V GX FPGA
Cyclone® V GT FPGA
Arria® V GT FPGA
Arria® V GZ FPGA
Cyclone® V E FPGA
Cyclone® V GX FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Cyclone® V SE SoC FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SX SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้