JTAG UART อาจไม่เสถียรหากมีการกําหนดพิน DEV_CLRn บนอินพุตFPGA (ในซอฟต์แวร์ Quartus® II) เพื่อสร้างการรีเซ็ตทั่วทั้งอุปกรณ์ และFPGAจะถูกรีเซ็ตในขณะที่ JTAG UART ทํางานอยู่
เพื่อแก้ไขปัญหานี้ อย่าใช้ฟังก์ชัน DEV_CLRn ในการออกแบบด้วย JTAG UART ปิดการตั้งค่า เปิดใช้งานการรีเซ็ตทั่วทั้งอุปกรณ์ (DEV_CLRn) ในซอฟต์แวร์ Quartus II