ID บทความ: 000081211 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

มีปัญหาที่ทราบเกี่ยวกับการตั้งค่าอัตรา Slew DCLK สําหรับอุปกรณ์ Cyclone III ในซอฟต์แวร์ Quartus II เวอร์ชั่น 7.1 หรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ใช่ มีปัญหากับการตั้งค่าอัตรา Slew DCLK สําหรับอุปกรณ์ Cyclone® III ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 7.1 ซอฟต์แวร์ตั้งค่าอัตราสเลฟ DCLK ที่ช้าลงในโหมดผู้ใช้สําหรับรูปแบบการกําหนดค่าแบบอนุกรมแบบ active Cyclone III (AS) และแบบขนาน (AP) ที่ทํางานอยู่อย่างไม่ถูกต้อง อัตรา Slew DCLK มีความถูกต้องระหว่างการกําหนดค่า DCLK มี Slew ในโหมดผู้ใช้ช้ากว่าระหว่างการกําหนดค่า เมื่อทํางานได้อย่างถูกต้อง อัตราการสเลฟ DCLK ควรไม่มีการเปลี่ยนแปลงระหว่างโหมดการกําหนดค่าและผู้ใช้

ด้วยเวอร์ชั่น 7.1 ผลกระทบต่อประสิทธิภาพการออกแบบขึ้นอยู่กับความถี่ (Fmax) ของการออกแบบที่รบกวนด้วยอุปกรณ์แฟลชและการออกแบบบอร์ด  ยิ่งการออกแบบอยู่ใกล้กับข้อมูลจําเพาะการออกแบบสูงสุดมากเท่าใด ก็จะยิ่งมีผลกระทบด้านประสิทธิภาพมากเท่านั้น

ปัญหานี้มีผลต่อการออกแบบของคุณก็ต่อเมื่อคุณใช้อินเทอร์เฟซแฟลชระหว่างโหมดผู้ใช้ด้วยรูปแบบการกําหนดค่า Cyclone III AS หรือ AP

ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชั่น 7.1 SP1

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Cyclone® III FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้