คำอธิบาย
สําหรับStratix® Cyclone®และตระกูลก่อนหน้า ไม่มีความไวในการอ่านนาฬิกา (rdclk) ในบัญชี สําหรับ Stratix II, Cyclone II และตระกูลอุปกรณ์ที่ใหม่กว่า ความไวของ rdclr จะถูกลบออกเริ่มต้นด้วยซอฟต์แวร์ Quartus® II เวอร์ชั่น 5.1 dcfifo Megafunction จะแทรกการลงทะเบียนการซิงโครไนซ์ rdclk / aclr ภายในสําหรับอุปกรณ์เหล่านี้โดยอัตโนมัติ เริ่มต้นด้วยเวอร์ชัน 5.1
อย่างไรก็ตาม Megafunction ไม่ได้แทรกการลงทะเบียนการซิงโครไนส์นาฬิกาเขียนภายใน (wrclk) สําหรับ aclr โดยอัตโนมัติเนื่องจากการทําเช่นนี้อาจส่งผลต่อความหน่วงแฝงโดยขึ้นอยู่กับเวลาของผู้เข้าร่วม คู่มือผู้ใช้ซิงเกิล & Dual-Clock FIFO Megafunctions (PDF) อธิบายวิธีที่คุณสามารถเพิ่มการลงทะเบียนการซิงโครไนซ์ระหว่าง aclr และ wrclk ด้วยตนเองได้