ID บทความ: 000081149 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 09/05/2016

การสร้างอินสแตนซ์OTN_cascadeหรือSDI_cascadeที่แบนด์วิธ IP ต่ําหรือปานกลางทําให้เกิดArria® 10 และ Cyclone® 10 GX fPLL หรือ ATX PLL Parameter Editor GUI เพื่อพบข้อผิดพลาดที่เกี่ยวข้องกับf_max_pfd

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    หากคุณตั้งค่าแบนด์วิดท์ fPLL หรือ ATX PLL IP ไว้ ที่ระดับต่ํา หรือ ปานกลางสําหรับอุปกรณ์ Arria® 10 และ Cyclone® 10 GX ในขณะที่พยายามสร้างอินสแตนซ์OTN_cascadeหรือSDI_cascade GUI พารามิเตอร์ IP อาจแสดงข้อผิดพลาดที่เกี่ยวข้องกับf_max_pfd

    ปัญหานี้มีผลต่อซอฟต์แวร์ Quartus® Prime Standard Edition และซอฟต์แวร์ Quartus® Prime Pro Edition

     

     

    ความละเอียด

    ใน fPLL หรือ ATX PLL IP Parameter Editor คุณไม่สามารถเลือกแบนด์วิดท์หลังจากที่คุณเลือกโปรโตคอล OTN หรือ SDI ดังนั้นก่อนที่คุณจะสร้างอินสแตนซ์OTN_cascadeหรือSDI_cascade ก่อนอื่นให้เลือก พื้นฐานจากเมนูแบบดึงลงในโหมดโปรโตคอลแล้วเลือก สูง จากเมนูแบบดึงลงแบนด์วิธ

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA
    Intel® Cyclone® 10 GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้