ID บทความ: 000081145 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 20/07/2016

ฉันสามารถเลือกความถี่ DCLK สําหรับอุปกรณ์ slave เมื่อใช้รูปแบบการกําหนดค่า Active Serial (AS) หลายอุปกรณ์ในอุปกรณ์ 28nm ได้หรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ไม่ เมื่อใช้รูปแบบการกําหนดค่า AS หลายอุปกรณ์ในอุปกรณ์ Stratix® V, Arria® V และ Cyclone® V นาฬิกา 12.5 MHz ถูกใช้สําหรับ DCLK ของอุปกรณ์ slave เสมอ ในขณะที่คุณสามารถเลือกนาฬิกา 12.5, 25, 50 หรือ 100 MHz สําหรับ DCLK ของอุปกรณ์หลัก

ความละเอียด

เมื่อใช้รูปแบบการกําหนดค่า AS หลายอุปกรณ์ในอุปกรณ์ Stratix® V, Arria® V และ Cyclone® V นาฬิกา 12.5 MHz จะถูกใช้สําหรับ DCLK ของอุปกรณ์ slave เสมอ

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 14 ผลิตภัณฑ์

Cyclone® V SX SoC FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA
Arria® V GX FPGA
Cyclone® V GT FPGA
Arria® V GT FPGA
Arria® V GZ FPGA
Cyclone® V E FPGA
Cyclone® V GX FPGA
Arria® V ST SoC FPGA
Cyclone® V SE SoC FPGA
Cyclone® V ST SoC FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้