ทําไมการกําหนดค่าของฉันผ่านการออกแบบโปรโตคอล (CvP) จึงค้างบัส PCIe...

คำอธิบาย

บัส PCIe® สามารถค้างเมื่อใช้การอัปเดต CvP กับ Revision Flow หากพาร์ติชันใดๆ ที่ใช้สําหรับ CvP ว่างเปล่า ตัวเลือกในซอฟต์แวร์ Quartus® II เมื่อสร้างพาร์ติชันสําหรับการอัปเดต CvP พร้อมขั้นตอนการปรับปรุงนั้นว่างเปล่า แหล่งที่มา หลังการปรับให้พอดี และการสังเคราะห์หลังการสังเคราะห์ ค่าเริ่มต้นคือ ว่างเปล่า เพื่อให้สอดคล้องกับข้อกําหนดการกําหนดค่าบางส่วนใหม่

ความละเอียด

เมื่อใช้การอัปเดต CvP กับขั้นตอนการแก้ไข ตรวจสอบให้แน่ใจว่าไม่มีพาร์ติชัน CvP ให้ใช้ตัวเลือกว่างเปล่า ตรวจสอบให้แน่ใจว่าพาร์ติชันทั้งหมดระบุ ที่มา, Post-Fit หรือการสังเคราะห์หลังการสังเคราะห์ตามความต้องการของระบบ\'s ของคุณ

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 13 ผลิตภัณฑ์

Cyclone® V SX SoC FPGA

Cyclone® V GT FPGA

Stratix® V GX FPGA

Stratix® V GT FPGA

Cyclone® V GX FPGA

Stratix® V GS FPGA

Arria® V GZ FPGA

Arria® V SX SoC FPGA

Cyclone® V ST SoC FPGA

Arria® V ST SoC FPGA

Arria® V GT FPGA

Cyclone® V SE SoC FPGA

Arria® V GX FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ทําไมการกําหนดค่าของฉันผ่านการออกแบบโปรโตคอล (CvP) จึงค้างบัส PCIe หลังจากโหลด Fabric คอร์ CvP

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์