ID บทความ: 000081009 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

การคอมไพล์การออกแบบการกําหนดเป้าหมายอุปกรณ์ Stratix IV GT ในแพ็คเกจแบบ downbonded ล้มเหลวด้วยข้อผิดพลาด "บล็อกตัวรับส่งสัญญาณไม่มีบล็อก PCI Express Hard IP ที่เกี่ยวข้อง"

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    สําหรับการออกแบบที่มุ่งเป้าไปที่อุปกรณ์ Stratix® IV GT ในแพ็คเกจแบบดาวน์บอนด์ ซอฟต์แวร์ Quartus® II เวอร์ชั่น 10.0 จะวางบล็อก PCI Express Hard IP ไม่ถูกต้องที่บล็อกตัวรับส่งสัญญาณด้านล่างซึ่งไม่มีบล็อก IP แบบแข็งแนบอยู่ การคอมไพล์การออกแบบล้มเหลวพร้อมข้อความที่คล้ายกับข้อความต่อไปนี้:

    ข้อผิดพลาด: ไม่สามารถกําหนดแผ่น I/O ได้ ถึง ชื่อพิน <> เนื่องจากเป็นเหตุให้เกิดความล้มเหลวในการจัดวางอะตอมอื่นในช่องสัญญาณที่เกี่ยวข้อง

    ข้อผิดพลาด: บล็อกตัวรับส่งสัญญาณไม่มีบล็อก PCI Express Hard IP ที่เกี่ยวข้อง

    ความละเอียด

    ในการแก้ไขปัญหานี้ อัปเกรดเป็นซอฟต์แวร์ Quartus II เวอร์ชั่น 10.0 SP1

    ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชัน 10.0 SP1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Stratix® IV FPGA
    Stratix® IV GT FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้