ทําไมเวลาอีเธอร์เน็ต 100G ความหน่วงแฝงต่ําIntel® FPGA IPล้มเหลวในFPGA Intel® Stratix® 10

เมื่อใช้Intel® FPGA IPอีเธอร์เน็ต 100G ความหน่วงแฝงต่ํากับโหมด RSFEC และ/หรือ KR ที่เปิดใช้งานบนIntel® Stratix® 10 FPGA สามารถสังเกตการละเมิดเวลาได้

วิธีแก้ไขการละเมิดเวลาเหล่านี้เมื่อใช้ Intel® Quartus® Prime เวอร์ชั่น 18.0 หรือ 18.1:

• a.ตรวจ สอบ อีเธอร์เน็ต 100G ความหน่วงแฝงต่ํา Intel® FPGA IP ตำแหน่ง การใช้ Quartus Prime Chip Planner
  • หากฮาร์ดบล็อกใด ๆ ในคอร์อยู่ในวิธีการวางIntel® Stratix®การจัดวาง IP 10 100G อาจสร้างการกําหนดเส้นทางที่ยาวและส่งผลให้เกิดการกําหนดเวลาที่แย่
  • หากเป็นกรณีนี้ โปรดเลือกชุดตําแหน่งตัวรับส่งสัญญาณอื่นเมื่อเป็นไปได้
• ข. ให้ลองกวาดข้อมูลเริ่มต้นเพื่อให้ได้ผลลัพธ์ของเวลาที่ดียิ่งขึ้น

ปัญหานี้ได้รับการปรับปรุงให้ดีขึ้นแต่ไม่ได้รับการแก้ไขในเวอร์ชั่น 19.1 ของซอฟต์แวร์ Prime Edition Intel® Quartus®