ปัญหาสำคัญ
หากคุณสร้างโมเดล VHDL สําหรับ IP 40-100GbE ความหน่วงแฝงต่ํา คอร์ ไม่สามารถจําลองได้อย่างถูกต้อง
ปัญหานี้ไม่มีวิธีแก้ไขปัญหา คุณต้องสร้างคอร์ IP ของคุณ รูปแบบต่างๆ ใน Verilog HDL
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคตของความหน่วงต่ํา ฟังก์ชันอีเธอร์เน็ต MAC และ PHY MegaCore แบบ 40 และ 100-Gbps