ID บทความ: 000080746 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 02/05/2014

อินเทอร์เฟซสเลฟ Avalon-MM Txs 128 บิตของ Altera Hard IP สําหรับคําขออ่าน/เขียนหมายเลขอ้างอิง PCI Express ด้วย ByteEnable=0x01 ได้หรือไม่

สิ่งแวดล้อม

  • ซอฟต์แวร์การออกแบบ Intel® Quartus® Prime
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.1 และก่อนหน้า อินเทอร์เฟซสเลฟ Avalon-MM® Txs 128 บิตของ Hard IP สําหรับ PCI Express* ไม่สามารถสร้างแพ็กเก็ต PCI Express TLP ที่ถูกต้องเมื่อ ByteEnable = 0x01, 0x03 หรือ0x7ที่อินเทอร์เฟซ Avalon-MM

    Avalon-MM bridge ทํางานได้อย่างถูกต้องกับจํานวนการส่งต่อเนื่อง = 1 และไบต์ต่อไปนี้จะเปิดใช้งาน (เปิดใช้งาน DW Byte)

    16'hF000
    16'h0F00
    16'h00F0
    16'h000F
    16'hFF00
    16'h0FF0
    16'h00FF
    16'hFFF0
    16'h0FFF
    16'hFFFF

    ความละเอียด

    ในการแก้ไขปัญหานี้ ให้ใช้อินเทอร์เฟซสเลฟ 64bit Avalon-MM Txs หรือตั้งค่า ByteEnable เป็นมากกว่า 0x07 (ตั้งค่า 4 ไบต์เปิดใช้งานหรือมากกว่า) ที่มีอินเทอร์เฟซสเลฟ Avalon-MM Txs 128 บิต

    ขณะนี้ไม่มีแผนที่จะแก้ไขปัญหานี้

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

    Cyclone® V FPGA และ SoC FPGA
    Intel® Cyclone® 10 FPGA
    Stratix® V FPGA
    Arria® V FPGA และ SoC FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้