ID บทความ: 000080611 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 04/05/2018

ข้อผิดพลาดภายใน: ระบบย่อย: PTI, ไฟล์: /quartus/tsm/pti/pti_tdb_builder.cpp

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 17.1.2 และรุ่นก่อนหน้า คุณจะเห็นข้อผิดพลาดภายในนี้เมื่อลําดับชั้นของโครงการนักพัฒนาไม่ตรงกัน ซึ่งพาร์ติชันถูกคอมไพล์ครั้งแรก และลําดับชั้นของโปรเจกต์ผู้บริโภคซึ่งพาร์ติชันนั้นถูกนํากลับมาใช้ใหม่

ตัวอย่างเช่น ข้อผิดพลาดภายในจะเกิดขึ้นในสถานการณ์ต่อไปนี้ในโครงการผู้บริโภคซึ่งใช้พาร์ติชันซ้ํา:

-child_ptn1 พาร์ทิชั่นจะถูกคอมไพล์และส่งออกตั้งแต่เริ่มต้นจากโครงการนักพัฒนาที่มีพาธลําดับชั้นเป็น inst1->inst2->child_ptn1

-partition child_ptn1 จะถูกนํากลับมาใช้ใหม่ในโครงการผู้บริโภคพร้อมพาธลําดับชั้นเป็น inst3->inst4->inst5->child_ptn1

ความละเอียด

เพื่อหลีกเลี่ยงปัญหานี้ จับคู่ลําดับชั้นของโครงการนักพัฒนาที่คอมไพล์พาร์ติชันในครั้งแรกและส่งออกกับลําดับชั้นของโครงการผู้บริโภคซึ่งนําพาร์ติชั่นกลับมาใช้ใหม่

ทําไมฉันจึงไม่สามารถคอมไพล์ Stratix® 10 FPGA พาร์ติชั่นที่ส่งออกจากโปรเจ็กเตอร์อื่นที่มีระดับบนอื่นได้

ข้อผิดพลาดภายใน: ระบบย่อย: LALE, ไฟล์: /quartus/legality/lale/lale_new_solver.cpp

ทําไมฉันจึงไม่สามารถวางพาร์ติชั่น Stratix® 10 FPGA ที่อยู่ติดกับแบงค์ตัวรับส่งสัญญาณ ส่งออก และนํากลับมาใช้ใหม่ในโปรเจ็กต์อื่นได้

ทําไมฉันจึงไม่สามารถวางพาร์ติชั่น Stratix® 10 FPGA ที่อยู่ติดกับอินเทอร์เฟซ I/O Bank of EMIF/PHY Lite/LVDS ส่งออก และนํากลับมาใช้ใหม่ในโปรเจ็กต์อื่นได้

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

Intel® Stratix® 10 FPGA และ SoC FPGA
Intel® Arria® 10 FPGA และ SoC FPGA
Intel® Cyclone® 10 GX FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้