ID บทความ: 000080570 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 01/01/2015

อะไรคือสาเหตุที่ทําให้ fPLL ทํางานอย่างไม่ถูกต้องในอุปกรณ์ Stratix V, Arria V หรือ Cyclone V

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

fPLL ในอุปกรณ์ Stratix® V, Arria® V และ Cyclone® V จําเป็นต้องเชื่อมต่อพิน RREF เข้ากับ GND ผ่านตัวต้านทานความแม่นยําเพื่อให้ทํางานได้อย่างถูกต้อง  หากพิน RREF ผูกเข้ากับ GND หรือด้านซ้ายลอยตัวโดยตรง fPLL บางตัวหรือทั้งหมดอาจทํางานไม่สําเร็จ

ความละเอียด

ดูคู่มือการเชื่อมต่อพินอุปกรณ์สําหรับอุปกรณ์ที่คุณกําลังใช้อยู่เพื่อดูคําแนะนําเฉพาะเกี่ยวกับวิธีการเชื่อมต่อพิน RREF

นอกจากนี้คุณยังสามารถอ้างถึงสาเหตุที่เป็นไปได้สําหรับการสูญเสีย PLL ของ Lock

 

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Stratix® V E FPGA
Cyclone® V SX SoC FPGA
Stratix® V GX FPGA
Cyclone® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Cyclone® V ST SoC FPGA
Cyclone® V GT FPGA
Arria® V GT FPGA
Cyclone® V GX FPGA
Arria® V GX FPGA
Arria® V GZ FPGA
Cyclone® V SE SoC FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้