ID บทความ: 000080528 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/11/2011

ไม่ตรงตามข้อกําหนดเวลาหยุดในอุปกรณ์ Stratix V

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • อีเธอร์เน็ต
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    การออกแบบที่ตรงเป้าหมายอุปกรณ์ Stratix V อาจไม่ตรงตามเวลาที่กําหนด ข้อกําหนด

    ปัญหานี้มีผลต่อการออกแบบทั้งหมดที่มุ่งเป้าStratixอุปกรณ์ V

    ความละเอียด

    เรียกใช้การล้างข้อมูลเริ่มต้นโดยใช้ Design Space Explorer ปัญหานี้ จะได้รับการแก้ไขในเวอร์ชั่นในอนาคตของ Triple-Speed Ethernet MegaCore ฟังก์ชัน

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® V FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้